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| - | 14:30 - 15:00: ** DEVSimPy Design Tool for Wcomp based IoT systems ** - speaker : L. Capocchi | + | 14:30 - 15:00: ** {{:collaborations_recherche:workshop_nice_i3s_9_11_2018.pdf|Discrete Event Modeling and Simulation for IoT Efficient Design}} ** - speaker : L. Capocchi |
| 15:00 - 17:00: ** Discussion ** | 15:00 - 17:00: ** Discussion ** | ||
| Ligne 124: | Ligne 124: | ||
| [[http://www-verimag.imag.fr/article58.html|VERIMAG INTERMEDIATE FORMAT AND VERIFICATION TOOL SET]] | [[http://www-verimag.imag.fr/article58.html|VERIMAG INTERMEDIATE FORMAT AND VERIFICATION TOOL SET]] | ||
| + | |||
| + | //The IF Intermediate Representation based on extending communicating timed automata has been defined for being able to offer a powerful toolset offering simulation, analysis and verification facilities for different modelling languages for distributed real-time systems.// | ||
| [[http://www-verimag.imag.fr/The-BIP-Framework.html?lang= | [[http://www-verimag.imag.fr/The-BIP-Framework.html?lang= | ||
recherche/workshops.txt · Dernière modification: 2021/10/12 19:37 par tigli
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